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エッジAI開発

PC上で動作するAIソフトウエアを高速化するには、 (1)FPGAにAIソフトウエアのコア機能を搭載することでx10~x40倍に高速化する手法があります。 (2)LSI化することでx400~x1000に高速化する手法があります。

FPGAで高速化

利点
FPGAボードとPCで容易に設計開始ができます。FPGAボード提供会社の開発環境をご使用ください。C++のコンパイラや専用AXIバス、PCIe、LPDDRmemoryのライブラリが利用できます。
課題
FPGAボードをフィールドに持ち込みエッジAIシステムとして実証実験をする場合、FPGA筐体大きさと電源供給の制限やFPGAボードの収まる論理ゲート規模の制限のほかに、FPGA開発環境が提供するFPGA専用ソフトマクロ(AXIバス、PCIe, LPDDRmemoryライブラリ)の使用権はターゲットがFPGAボードに制限されているためLSI設計に使用できないという問題があります。さらにソフトマクロのプロトコルはLSIのライブラリと異なるため、インターフェイスの再開発が必要となります。FPGA開発環境で生成したRTLをそのままLSI化するには、再設計が必要になることをご理解ください。
拠点でできること

FPGAのボードが複数枚必要な規模でも対応できるMulti-FPGAボードシステム(最大600MGate)を導入するなど整備を進めています。

LSI向けの高位設計

課題
高位設計環境が提供するソフトマクロではそのままLSI化することが出来ない場合があります。 LSI化できる高位設計環境を準備する必要があります。
拠点でできること
(1)高位設計で開発したAIアクセラレータをLSI化するに必要なソフトマクロを準備した、高位設計環境を整備中です。
(2)ターゲットをFPGAからLSIにする場合の課題を解決するFPGAシステムが整備中です。ハードウエア化するエッジAIシステムのハードウエア部分をFPGA(最大180MGate)に搭載してください。FPGAシステムは、AXI interface(150Mhz)でLSIを搭載した外付けボードに接続しています。この外付けボードにはLSIで使用するPCIe, LPDDR4 IPコアが搭載されています。SDMIにエッジAIのソフトウエアを搭載してください。このエッジAIコアをAXIバスで接続した構成は、エッジAIコアをNoC(Network On Chip)に接続してLSI化した構造と同じになります。
本システム仕様に際して
高位設計のEDAライセンスを使用する準備が必要になります。 LSIと同じPCI、LPDDR4を搭載したボードをご購入いただく場合があります。 FPGAシステムは事前予約制となっております。
これらの案件については事前にご相談ください。 (お問い合わせフォーム)

AIチップ開発のみなさまへ

EDA設計ツールが必要

FPGA設計検証、高位合成、論理合成、チップ設計、アナログ設計、物理検証から ボード設計ツールを整備中です。 FabのPDKが標準としている高価なチップ設計、物理検証ツールも整備中です。

大規模IPの検証が必要

600MGateの大規模FPGAシステムと2300MGateのEmulatorを整備中です。FPGAとEmulatorは、コンパイラオプションを変えるだけで利用できます。検証標準IPも整備中です。

FPGA向けに高位記述で設計

拠点プロジェクトでレファレンスデザインが対応しています。 高位記述設計をベースとしてFPGAとEmulatorで設計検証しました。 現在高位記述をSoCチップにポーティングしています。

AIチップの試作を予定

(1)FPGAで事前検証できるシリコン実証済み標準IPコアを整備中です。
(2)RTLがLSI設計に準じているか事前に検証するLint/Audit, Clock Design Check等の設計フロー構築を進めています。
(3)AIアクセラレータ開発のための評価プラットフォームの構築を進めています

アナログIPを設計

Custom Layoutと大規模Spiceを整備中です。 実装設計ツールとPDKを利用すれば組み込みやすいIPを容易に設計できます。

AI デバイスを設計

TCADと国内外FabのPDKを整備中です。 カスタマイズ等対応可能です。

設計フロー・ライブラリ

本拠点で導入したEDAツールやハードウェアエミュレータなどからなる設計環境を活用して、AIチップ開発を実現する上流設計から物理設計までの共通基盤技術を整備を進めています。拠点の研究開発に協力していただける中小・ベンチャー企業などの方々を募集しています。ご興味がある方は、お問い合わせフォームでお問い合わせください。 設計フローは、TargetがFPGAもしくはLSIの2種類に大別されます。目的に応じて選択してください。

高位設計からFPGA検証

FPGA専用の設計フローです。
FPGA向け専用設計ツール
FPGA設計環境ツールを使用し、FPGA設計環境の専用AXIバス、PCIe、LPDDRmemoryのライブラリの整備を進めています。拠点のFGPA検証システム(FPGA with Emulator, FPGA for LSI Design)AにMappingします。
大規模検証
高速大規模シミューレーションが可能です。 ターゲットがFPGAであれば600MGate、エミュレータであれば2,300MGateまで可能です。 汎用IFの仕様は、FPGAとエミュレータで互換性があります。
FPGA:600MGate
コンパイルのターゲットをFPGAにするだけです。エミュレータより高速に検証できます。 FPGAを3台カスケード接続でき、大容量の検証ができます。 PCIe等のFPGA専用IPモデルの整備を進めております。 最大ゲート規模:600MGate
エミュレータ:2300Mgate
1チップ大規模データをEDAシミュレーションより高速にエミュレーションできます。 PCIe等のエミュレータ専用IPモデルの整備を進めております。 シミュレータとエミュレータの協調設計検証が出来る専用サーバの準備を進めています。設計検証効率を向上させるエミュレータ活用方法を研究開発しています。
エミュレータ仕様
ASIC based Emulator、High Capacity and Optimized Verilog IF
72 Boards、576 Domains
最大ゲート規模:2,304MGate
最大ユーザメモリ規模:4,608GByte
ライブラリ
FPGA設計ツールが提供するFPGA専用AXIバス、PCIe、LPDDRmemoryのライブラリの整備を進めています。 エミュレータ検証専用AXI, PCIe, HDMI, MIPI, USBのライブラリの整備を進めています。

高位設計からLSI設計

高位言語設計ツール-A
C、C++、SystemCに対応した統合開発ツールとなっています。協調検証、カバレッジ、消費電力最適化、等価性検証などを提供し、設計者が電力、パフォーマンス、および面積の最適な実装を迅速に収束できます。 AXIアクセスライブラリをLSI設計に利用できる権利があります。
高位言語設計ツール-B
C言語に対応した高位合成ツールです。IP のインテグレーション能力と バックエンド・ツールとの親和性を兼ね備えています。 協調検証、カバレッジ、 消費電力最適化、等価性検証などを提供し、設計者が電力、パフォーマンス、および面積の最適な実装を迅速に収束できます。
高位設計RTLの検証
拠点の推奨フローは、下記の形式検証・合成・等価検証を高位設計したRTLに対して実行していただくことを推奨しております。事前に検証を行い高位設計にフィードバックを早期にかけることが必要です。
・形式検証で、Clock Domain Crossing、Reset Domain Crossing等、RTLの形式検証を行います。 高位設計結果や高位合成ツールが生成するRTLにはLSI化が困難な部分を抽出します。
・論理合成で、RTLが合成可能か、実装設計可能か、Libraryなどが十分か等の検証を行います。
・等価検証で、RTLの合成結果が、RTLと同機能であるかの検証を行います。
FPGA for LSI Design
ハードウエア化するエッジAIシステムのハードウエア部分をFPGAに搭載(最大180MGate)してください。FPGAシステムは、AXI interface(150Mhz)でLSIを搭載したボードに接続しています。このボードにはLSIで使用するPCIe, LPDDR4 IPコアが搭載されています。SDMIにエッジAIのソフトウエアを搭載しください。このエッジAIコアをAXIバスで接続したこの構成は、エッジAIコアをNoC(Network On Chip)に接続してLSI化した構造と同じになります。 エッジAIコアの開発に必要な高位設計、高位合成、検証のデザインフローの整備を進めています。システム設計者むけのe-講座の整備にも取り組んでいます。
ライブラリ
LSIで使用するPCIe, LPDDR4, single-dualport SRAM, USB, MIPI等のIPコアがあります。 海外Fabの特定プロセス向けPDKがあります。 ライブラリは、各種EDAツール向けのViewが生成されています。
SoCPlatform
エッジAIチップに必要な高速インターフェイス(LPDDR4, PCieG3, CPU)をAXIインターフェイスのNetwork On Chip(NoC)で接続したSoCPlatForm(PF)の整備を進めています。本SoCPlatFormを利用することでエッジAIチップ開発を加速することが出来ます。 本PFを利用して、拠点にご協力いただける参加企業の保有するエッジAIコアをNoCに接続してAi-Oneチップとして拠点で設計することが可能です。

EDAツール

WebsiteにLoginしていただくことで、ツール名称等の詳細情報を閲覧することが出来ます。

高位設計

AI演算エンジンの設計に適した高位記述言語で、設計、高位合成、高位検証が行えます。 高位記述で設計したエンジンは、FPGAもしくはLSIをターゲットとして、高位合成と検証を行うことになります。しかし、FPGAとLSIは似て非なるものです。同じPCIやUSBのIPでも全く異なります。各々に最適化したアーキテクチャと高位合成を御理解の上ご使用ください。
高位設計A

高位設計・合成

高位検証

電力解析

高位設計B

高位合成

論理設計

LSIをターゲットとした論理設計、Lint検証、論理合成、等価性検証、テスト回路挿入が行えます。 Moduleを設計する毎に、Meta Stateチェック、Clock回路、Reset回路、DFT可否性のLint検証および論理合成と等価性検証を実施してください。FPGAとLSIではクロックスピードが大きく異なります。FPGA向けに設計したRTLをLSI向けに利用する際は、特に念入りにこのLint検証をお願いします。
論理設計A

論理合成

論理合成結果の可視化・最適化ツール

論理合成基本関数ライブラリ

論理検証A

論理シミュレーション

等価検証

論理検証

Static検証

Formal検証

検証品質

アナログ混在

回路レベルシミュレーション

論理設計B

論理合成

電力解析

等価検証

論理検証B

論理検証

等価検証

物理設計

LSIをターゲットとしたテスト回路挿入、実装設計、物理検証、PostSimulationが行えます。 チップのターゲットとなるFabのPDKやIPを拠点に持込むことは可能です。Fabとの交渉は利用者側でお願いします。
物理設計A

テスト設計検証

配置配線

寄生成分抽出

タイミング検証・電力解析ツール

物理設計B

配置配線

タイミング検証

物理検証

物理検証A

DRCLVS

寄生容量抽出

設計製造性検証

対話型 結果表示

物理検証B

DRCLVS

寄生容量抽出

電力解析

アナログ設計

Custom 回路とレイアウト設計、Spice検証、レイアウト検証が行えます。 新規デバイスや回路設計が行えます。FabのPDKを拠点に持込むことは可能です。Fabとの交渉は利用者側でお願いします。
アナログ設計A

回路図入力

レイアウト入力

シミュレーション

アナログ設計B

回路図入力

レイアウト入力

アナログシミュレーション

設計規則検査・寄生成分抽出ツール

電力解析

エミュレータ

エミュレータ・FPGA

エミュレータ

エミュレータ用検証モデル

FPGAプロトタイプ

PCB

LSIを実装するボードの設計と検証が行えます。 ボード設計に必要なIbisモデルを拠点に持込むことは可能です。Ibisモデル入手は利用者側でお願いします。
PCBdesign

AllegroPCB設計

Emulator・FPGA

Emulator エミュレータとFPGAシステムです。高速大規模シミューレーションが可能です。ターゲットがFPGAであれば600MGate、エミュレータであれば2,300MGateまで可能です。汎用IFの仕様は、FPGAとエミュレータで互換性があります。
FPGA:600MGate
コンパイルのターゲットをFPGAにするだけです。エミュレータより高速に検証できます。 FPGAを3台カスケード接続でき、大容量の検証ができます。 PCIe等のFPGA専用IPモデルの整備を進めております。 最大ゲート規模:600MGate

エミュレータ:2300Mgate
1チップ大規模データをEDAシミュレーションより高速にエミュレーションできます。 PCIe等のエミュレータ専用IPモデルの整備を進めております。 シミュレータとエミュレータの協調設計検証が出来る専用サーバの準備を進めています。設計検証効率を向上させるエミュレータ活用方法を研究開発しています。 論理検証、システム検証、性能消費電力予測に適用できます。 1,200TBのストレージなど整備を進めています。 セキュアにリソースを専有できます。 リソース増強などプロジェクトニーズに対応できます。
エミュレータ仕様:Emulator Spec
ASIC based Emulator、High Capacity and Optimized Verilog IF
72 Boards、576 Domains
最大ゲート規模:2,304MGate
最大ユーザメモリ規模:4,608GByte
ライブラリ
FPGA設計ツールが提供するFPGA専用AXIバス、PCIe、LPDDRmemoryのライブラリの整備を進めています。 エミュレータ検証専用AXI, PCIe, HDMI, MIPI, USBのライブラリの整備を進めています。

IPcore

WebsiteにLoginしていただくことで、IPcore名称等の詳細情報を閲覧することが出来ます。
MCU:for RToS
Low Power Design で電池駆動が出来るRToSシステムを構築できます。 USB2 OTB, MIPIがインターフェイスです。
Single Core MCU, DSP, FPU
USB, MIPI, I2C, UART, SPI
ADC/DAC, StdCell, SRAM, ROM
MCU評価ボード:for RToS
拠点が保有するIPを実際のチップに実装し、それを評価ボードに搭載しています。 アプリケーションやFirmwareの研究開発に利用できます。
CPU:for Linux
Dual CPUでLinuxシステムを構築できます。 PCIG, LPDDR, MIPIインターフェイスです。
Dual Core CPU, DMAC, DBG
USB, MIPI, PCIe, LPDDR, I2C, UART, SPI
ADC/DAC, StdCell, SRAM, ROM
CPU評価ボード:Linux Board
拠点が保有するIPを実際のチップに実装し、それを評価ボードに搭載しています。 アプリケーションやFirmwareの研究開発に利用できます。
CPU評価ボード+FPGA:Linux Board+FPGA
評価ボードにFPGAシステムをAXIで接続できます。 AXIで接続するAiIPコアの評価をFPGAで事前検討できます。

Cloud対応で安心・セキュリティ

御社のPCから専用サーバにLogin出来ます。圧縮転送された専用サーバのDesktop画面から拠点内の設計環境を利用します。Desktopは専用サーバで起動していますので、低速回線のため切断が発生しても再接続して継続した作業が可能です。専用サーバからAIチップ開発に必要なEDAツールの実行基盤(設計環境)であるサーバやストレージを利用できます。

利用者PC

Windows, MacOS, Linux
利用者PC(Windows, MacOS, Linux)から拠点にLoginできます。 通信は暗号化しています。 Loginサーバは利用者のプロジェクト専用として設置します。
利用開始手順は…
プロジェクトID申請と装置ID申請後、セキュリティトークン[OTP]とprivate keyを受領します。 利用者PCにリモートアクセスソフトウエアをインストールし、private keyなどで設定します。
利用者PCが会社専用設定の場合、拠点接続IP addressとポート接続は、利用者の社内IT部門にご確認ねがいます。

拠点Loginサーバ

Linux Server
Loginサーバは利用者のプロジェクト専用として設置します。 Network切断後もサーバ上のDesktopとアプリケーションは維持され、再接続で作業を継続できます。 全てのアプリケーショントラフィックをSSHで暗号化し、セキュアなアクセスができます。

実行サーバ

実行サーバは、以下の4種類があります。目的に応じた実行サーバをご利用ください。
EDA Linux Server(Default)
大規模EDAやエミュレータ等共用ハードウエアを利用できます。 4sockets 6TB大容量メモリです。 半導体業界標準のLSFでJobを投入します。
IP core use
以下の3種類の利用目的で使用します。
1. 利用者が導入する社外IPcoreやPDKを持込む場合。
2. 拠点が導入したIPcoreやFabのPDKを利用する場合。
3. 複数企業間で一部データを共有する場合。
Virtual Machine上にRedhat Linuxが専用設定されます。 社外IPやPDKを専用Volumeに格納します。
最大128GBのメモリです。CPUコア数最大4個
社外IPやPDKの持込契約は、利用者自身でお願いいたします。
IP core use BareMetal 非Numa Server
IPcore Linux Serverと同一です。 BareMetal 非Numa ServerにRedhat Linuxが専用導入されます。
最大128GBのメモリです。CPUコア数最大8個
シミュレーション等の一時データを保存するLocal Storageが準備できます。
Specific use BareMetal Numa Server
特定用途向けのアプリケーション実行サーバです。 サーバパフォーマンスがEDAの結果に影響を及ぼす場合に有効です。 専用ハードのBareMetalServer形式です。
最大3TBのメモリです。CPUコア数最大144個
シミュレーション等の一時データを保存するLocal Storageが準備できます。

Storage

NetworkAttachedStorage
半導体業界標準のNetAppsです。 Virtual Management Storageで利用者ごとに分離しています。 初期Volumeサイズは1TBから、必要に応じて増設ができます。 専用VMSから専用Volume(home, project, ftp)が提供されます。 ユーザによる簡単な操作でSnapshot取得&ファイルのリストアが可能です。

Fab

国内外Fab連携
国内外Fabとの連携を進めています(現在は国外Fab1社と連携)。 連携が整えば国内外FabのPDKが利用可能になります。 汎用IF物理IPcore等の提供はございません。 詳細情報の問い合わせはNDAを締結後にお願いします。 複数FabのPDKを使用した同時設計は、事前にFabへの確認・承認をお願いいます。
国外FabとIPcore連携
現在は国外Fab1社のPDKを利用できます。 汎用IF物理IPcoreは特定プロセス専用となります。 詳細情報の問い合わせはNDAを締結後にお願いしています。 利用の際は、CAA*1, EULA*2等の契約が必要です。 拠点の用意したPDKを使用した場合、国外Fabの特定プロセス専用設計となります。複数FabのPDKを使用した同時設計は不可です。
*1 Core Access Agreement
*2 End User License Agreement

リファレンスデザイン

AIチップの開発においては、AIコアIPを慎重に設計・検証することはもちろんのこと、目的に合ったメモリIPやバスインターフェイスIP等といった周辺IPを適切に選択し、AIコアIPに組み合わせることでAIチップ全体を完成させていいきます。このような設計・開発は豊富な技術的知見や経験を必要とします。また、設計ツールやIPを用いた設計フローを組み合わせて実際のチップを設計する場合、様々な利用方法に関するノウハウが必要です。AIチップ設計拠点では、革新的なAIソフトウェア技術を持った中小・ベンチャー企業の研究開発を支援するために、リファレンスデザインを研究開発し、チップ開発のノウハウを持たない方々のチップ作製を支援します。

TCAD

Impulse TCADは半導体デバイスの特性を把握するためのデバイスシミュレータです。 産総研が独自開発しているので、本拠点に相談いただければ様々な物理モデルやパラメータに対応させることができます。

 
Impulse TCADの特徴
自動微分の採用により、新規物理モデルの組込が容易 分散並列処理により、大規模解析が可能 センサーなど独自デバイスに対応可能
研究開発内容
ユーザーインターフェースの開発 CMOSイメージセンサーなど半導体デバイスのデバイスシミュレーション
 

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