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Ai-One 2020年度

拠点は、整備したIPコアを活用してLSI(AIチップ)に必要な基本機能ブロック(InterConnect, Bist, DDR, PCIe等)を統合したSoC Platform(SoCPF)の整備を進めています。
今後、このSoCPFを利用することで、拠点利用者のSoC研究開発期間の短縮に貢献できると考えています。
拠点にご協力いただける参加企業は、自社の独自IPを拠点のSoCPFに組込みこんで評価チップ(AIチップ)の設計ができます。また、拠点独自のAI向けIPコアを組み込むことで評価手法を整備していきます。

SoCPF

AI向けIPコアには、外部の画像データを入出力するPCIeインターフェイス、画像データを高速に読み書きするLPDDRメモリインターフェイス、プログラムをロードするSPIインターフェイス、チップの制御や処理を行うCPU部分が必要となります。これらの標準IPコアをターゲットプロセスノードと利用目的にコンフィギュレーションし、AXIバスインターフェイスであるInterConnectで接続し、一つのLSIとする。これらの標準IPコアをコンフィギュレーションし、試作チップで検証しその動作を確認したものをSoC Platform(SoCPF)と呼びます。一度この標準IPコアのコンフィギュレーションが完成するとこれをベースに様々なAIチップを研究開発することができます。AIチップ設計拠点では2019年からAI向けIPコアに必要な高速インターフェイスや標準IOをAIチップ向けにする研究開発を行っています。

設計フロー

SoCPFを使用してLSIに仕上げるには、Lint検証、物理・論理合成、等価性検証、テスト回路挿入、チップ設計の工程が必要となります。各ツールには、多種の設定項目やパラメータを正しく設定する必要があります。AIチップ設計拠点では、この設計フローを2020年にAi-Oneの設計を実施することで検証しています。

リリースフロー一覧

2020.10.16のリリースは以下となります。

形式検証フロー		/incoming_AiOne/common/DF/lint/[Version]
論理合成・等価検証フロー	/incoming_AiOne/common/DF/synth/[Version]
ClockGate・Reset	/incoming_AiOne/common/rtl/[Version]/libs
1chip simulation	/incoming_AiOne/Ai_One/RTL_PoN/[Version]

PoN-DF-CF条件

各設計フェーズ(RTL、DartyFinal, CleanFinal)毎の回路規模、マクロ構成、クロック系統、タイミング制約、タイミング収束、AC仕様、電力見積もり検証、形式検証条件、等価検証条件を定義しております。協力会社様には、各設計フェーズでご提供いただくRTLをリリース頂いております。
各フローの条件は、各Flow script(形式検証、論理合成、等価検証)に導入済みで、検証を行っていただいております。

2021年度プログラム

2021年度プログラムの計画を検討中です。詳しくは拠点にお問合せください。
 

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